Zur Synthese und Optimierung der von mir mitentwickelten ASICs verwende ich seit 1992 das Werkzeug “DesignCompiler” der Firma Synopsys. Aber auch mit den Tools FPGA-Compiler und Xilinx ISE habe ich bereits Erfahrungen gesammelt.
Während anfangs meist mit einem Bottom-Up Design-Flow gearbeitet wurde, hat sich aktuell der Top-Down Ansatz durchgesetzt. So habe ich z.B. für ein Tape-Out Anfang 2009 “DesignCompiler Topographical” erfolgreich für ein Design mit mehr als 1,7 Millionen Zellinstanzen eingesetzt.
Herausforderungen wie
- die Berücksichtigung einer großen Zahl von Clock-Domains
- die Beteiligung verschiedener, weltweit verteilter Design-Teams
- die Verwendung von Technologien im Sub-Micron Bereich
- den Einsatz von IP-Cores unterschiedlicher Anbieter
- den Einsatz von Memory-BIST Technologien
habe ich bereits erfolgreich gemeistert.
